HBM堆叠20层良率骤降至36%：夹杂键合成最大障碍原因分析

9月29日消息，据报道，新加坡近日举行了Innovate Together 2026大会，参与者包括ASM、ASMPT及KLA等半导体设备巨头，围绕先进封装的技术挑战进行了深入讨论。

随着HBM堆叠层数向20层迈进，量测与良率控制正成为先进封装领域最严峻的考验。

HBM堆叠层数的提升带来了指数级增长的工艺难度。据行业估算，若单颗DRAM裸片良率为95%，12层堆叠的理论良率仅约54%，20层堆叠的良率将降至约36%。任何一层、任何一组连接出现问题，都可能导致整颗昂贵芯片报废。

混合键合被视为实现20层以上堆叠的关键技术。该技术通过铜-铜直接键合替代传统微凸点，可显著提升互连密度与散热性能。但混合键合对表面平整度、洁净度和对准精度的要求极高，当前良率仍徘徊在10%左右，距离商业化所需的60%门槛差距巨大。

此外，量测与检测环节面临前所未有的挑战。传统面向平面DRAM晶圆的量测工具无法准确评估堆叠裸片间的对准参数，如芯片偏移和倾斜。随着微凸点节距缩小至40微米以下，微凸点尺寸仅20至25微米，几乎无法进行直接探针测试。

行业正从材料、工艺与设备三端同步攻关。混合键合需要原子级平整表面，量测要向亚微米级对准精度演进，任何环节的良率波动都会直接传导到最终成本，也将决定下一代HBM能否如期落地。