三星DRAM线路图重大变革：亚10nm节点首现，HBM5量产时间确认

9月29日消息，据报道，三星电子近期修改了下一代DRAM开发路线图，将原本以研究项目形式推进的<strong>B1b</strong>技术正式纳入路线图，并接管<strong>D0a</strong>这一名称——即三星首个10纳米以下的DRAM节点。原先对应<strong>D0a</strong>的垂直通道晶体管（VCT）方案则被降级为派生版本，改称<strong>D0a-V</strong>。

B1b的核心是晶圆对晶圆混合键合技术。它将DRAM的存储单元和外围驱动电路分别在两块晶圆上制造，再通过铜对铜直接键合将二者贴合，形成“单元在上、外围在下”的结构。

相比传统将单元与外围电路集成在同一晶圆上的做法，这种结构更有利于密集排布存储单元，也允许单元和外围电路各自采用最优化的制程。

三星此次调整，意在加速将先进封装技术引入通用DRAM。

混合键合此前已在CMOS图像传感器和400层以上3D NAND制造中得到量产验证，三星今年3月也已用4F²加VCT结构在10a节点上做出可工作的芯片，其外围电路晶圆同样通过混合键合与单元晶圆集成。

换言之，混合键合本身不是新赌注，而是一个有良率数据支撑的平台型技术。

据知情人士透露，B1b真正进入量产轨道最快也需约两年时间，具体的量产投资计划预计将在2027年年中敲定。三星正平行开发两种首代亚10nm级DRAM节点，计划在第7代10nm级的1dnm后导入。

这一路线调整与三星的HBM战略高度咬合。三星正在评估将B1b应用于HBM5（第八代高带宽内存），HBM5预计2029年前后量产，目标是将运行速度较HBM4E提升50%以上。HBM5的基础芯片将采用2纳米GAA环绕栅极工艺制造，搭配更高集成度的TSV硅通孔技术。

三星正在平泽园区建设配备约50台混合键合设备的量产线，设备交付安装预计2026年底启动，大规模量产则指向2029至2030年，恰好对应英伟达下一代AI芯片Feynman采用HBM5的窗口。

不过，JEDEC正在研议放宽HBM封装厚度规范，使HBM4E仍可沿用现有热压键合技术，这可能让混合键合在HBM上的全面商用时间进一步延后至HBM5世代。

混合键合的成本挑战不容忽视。该技术需要以晶圆对晶圆模式堆叠，若前端生产良率过低，整体生产将不具经济效益。

此外，混合键合还面临微粒控制等技术难题，单位投资金额也将显著提升。下一代DRAM的价格，预计将因此进一步走高。